Sammen med eksterne partnere, har MR Logic udviklet HW og FPGA funktionalitet til netværksbaseret dataopsamlingsenhed, baseret på Xilinx Zynq 7020.

Projekt til dataopsamling og processering af data fra Sigma-Delta converter. Derudover deltagelse i specifikation og system design af platform til dataopsamling. Test af protoyper og koncepter på evaluation boards, baseret på Altera Cyclone IV FPGA.

Udvikling af FPGA til dataopsamling og processring af data til apparat til fertilitestbehandling. Herunder interface til ADC, sensorer, display, knapper, data kommunikation, menu system, alarmer m.m.

Konvertering af en udgået ASIC til Altera Max-V CPLD. Eksisterende design i Verilog / Diagram blev modificeret og omprogrammeret til en Max-V CPLD. Projektet indeholdt desuden tilpasning af eksisterende print til ny CPLD og dokumentation og test.

Page 1 of 7