Til et større Telekom projekt har MR Logic udviklet 2 Virtex-2 Pro FPGA'er til Interface mellem Front-end og databehandlings del. En del High speed interfaces er udviklet i projektet. Wishbone bussen (OpenCores) er benyttet internt i FPGA'erne til kommunikation mellem de enkelte byggeblokke. Designet er lavet i VHDL med tilhørende testbenches.